英特爾宣布2024年首季起，制造部門將獨立營運，全力沖刺代工業務，三星電子前段時間發布第二代3nm工藝，兩大巨頭都想和臺積電一爭高下。而臺積電這邊，始終維持領先，2nm訂單已經開始和客戶洽談。


2nm晶圓廠競爭加入一匹黑馬

9月1日，Rapidus在北海道的IIM-1晶圓工廠破土動工，并將開啟新一輪招聘潮。

Rapidus是一家由日本政府支持的晶圓代工廠，成立于一年多前，旨在與臺積電、三星電子和英特爾等業內領先企業競爭。該公司的目標是：于2025年初開始試產，并到2027年以2納米制程技術為基礎批量生產芯片。

在IIM-1新工廠奠基儀式上，該公司透露，他們已經雇傭了200多名員工，以使該工廠能夠如期上線。

Rapidus此次表示，計劃在2024年12月安裝芯片設備，并開始測試生產，目標是在四年內批量生產2納米芯片。

Rapidus公司總裁Atsuyoshi Koike在儀式后的發布會上稱，在海外合作伙伴和國內設備制造商的支持下，這一目標“雖艱巨但可行”。他同時補充道，“這是千年一遇的機會。這樣的機會不會再來了。”

Rapidus與臺積電和三星競爭并不容易。后者兩家公司的晶圓廠已經在生產基于各自3nm工藝節點的芯片，預計將于2025年開始將2nm工藝技術推向市場。

此前報道稱，岸田文雄政府已承諾向Rapidus提供數十億美元的補貼，以支持日本國內芯片生產，幫助日本重新獲得半導體領域的領導地位。


2nm報價接近2.5萬美元

據臺媒電子時報報道，有IC設計業者表示，臺積電不僅3納米大單幾乎通吃，2納米也開始展開合作洽談。價格方面，盡管半導體產業處于逆風，臺積電仍強勢再漲，進入7納米以下先進制程世代后，晶圓代工報價其實愈來愈貴。

IC設計業者表示，臺積電3納米價格維持2萬美元上下， 2納米價格逼近2.5萬美元，計劃2025年量產。5/4納米約1.6萬美元，7/6納米每片晶圓報價翻倍沖上近1萬美元。

IC設計業者透露，由于三星、英特爾數年內難以彎道超車，芯片業者幾乎只能在臺積電投片，在供貨與議價上居于下風，能有折扣優惠的是最大客戶蘋果，或是規模夠大的訂單。

有業內人士表示，進入7nm制程節點后，先進工藝的報價就越來越高，臺積電6/7nm代工價接近1萬美元，4/5nm代工價約1.6萬美元，3nm代工價更是達到了2萬美元，而且能拿到折扣優惠的除了最大客戶蘋果，只有個別訂單規模足夠大的廠商。雖然不斷傳出良品率和效能問題，不過臺積電有著供貨和議價的優勢，許多IC設計公司最終也只能“閉眼下單”。目前有足夠資金和產品需求在2/3nm制程節點下單的客戶越來越少，且這些客戶都與臺積電建立了長期合作關系。

按照臺積電的時間表，N2工藝預計在2024年末做好風險生產的準備，并在2025年末進入大批量生產，客戶在2026年就能收到首批2nm芯片。與3nm制程節點一樣，預計臺積電同樣會拿下大部分大型芯片設計公司的訂單，從2024年起迎來新一波增長。

有IC設計從業人員稱，臺積電代工報價不斷創新高，加上通貨膨脹的壓力等因素，這些成本都會轉嫁到下游客戶，反映在終端設備的價格上。近年來，包括蘋果iPhone和英偉達GPU等各種新品的價格不斷提升，這種高定價的策略已經很難回頭。


先進制程芯片成本為啥這么貴？

根據芯片的制造流程，可以分為主產業鏈和支撐產業鏈：主產業鏈包括芯片設計、制造和封測；支撐產業鏈包括IP、EDA、裝備和材料等。其中，高昂的成本主要由人力與研發費用、流片費用、IP和EDA工具授權費等幾部分組成。同時芯片制造環節涉及到的晶圓廠投資、晶圓制造以及相關設備成本也將會分攤到芯片整體成本之中。工藝制程越先進，成本更是隨之提高。


晶圓代工成本

根據CEST的模型，在5nm節點上構建的單個300mm晶圓的成本約為16988美元，在7nm節點上構建的類似晶圓成本為9346美元。可以看到，相同尺寸晶圓，5nm工藝節點相比7nm每片晶圓代工售價高7000多美元。

從中可以推斷出，在3nm節點上構建的晶圓成本或將達到3萬美元左右，晶圓代工成本將進一步提高。

另一組數據也對此進行了印證，成本價格在很大程度上取決于芯片制程和晶圓尺寸的不同。IC Insights提供的數據顯示，每片0.5μ 200mm晶圓代工收入（370美元）與≤20nm 300mm晶圓的代工收入（6050美元）之間相差超過16倍。即使同樣是在300mm晶圓尺寸下，≤20nm 相比28nm工藝，成本相差也達到一倍。

可見，隨著工藝節點的提升，晶圓代工成本隨之大幅度提升。

此外，除了晶圓廠建設和代工費用，晶圓制造廠商的日常運營投入也不低（當然，此部分已經均攤到了代工成本里面）。

臺積電企業社會責任報告書中的數據顯示，2019年臺積電全球能源消耗量達到143.3億度，作為對比，2019年深圳市1343.88萬常住人口的全年居民用電為146.64億度。由此可見，臺積電一年消耗的電量有多么巨大。

而且，精度越高的工藝，或精度越高的光刻設備，所需電量還會成正比增長。據臺媒報道，以5nm為例，臺積電5nm芯片大規模量產之際，公司單位產品用電量相比2019年上漲了17.9%。

掩膜（Mask）成本

掩膜版又稱光罩、光掩膜等，是微電子制造過程中的圖形轉移工具或母版，其功能類似于傳統照相機的“底片”，根據客戶所需要的圖形，通過光刻制版工藝，將微米級和納米級的精細圖案刻制于掩膜版基板上，是承載圖形設計和工藝技術等內容的載體。

據IBS數據顯示，在16/14nm制程中，所用掩膜成本在500萬美元左右，到7nm制程時，掩膜成本迅速升至1500萬美元。

又從臺積電（IEDM 2019）了解到，從10nm到5nm，隨著EUV光刻技術的應用，掩膜使用數量有所減少，5nm與10nm制程中掩膜使用數量相差不多。

但是，在掩膜數量基本持平的情況下，更先進的制程工藝使得掩膜總成本提升，能側面反映出掩膜平均成本在不斷升高。

再反映到芯片成本上，每片CPU的掩膜成本等于掩膜總成本/總產量。如果總體產量小，芯片的成本會因為掩膜成本而較高；如果產量足夠大，比如每年出貨以億計，掩膜成本被巨大的產量分攤，可以使每塊CPU的掩膜成本大幅降低，使擁有“更貴的制程工藝+更大的產量”屬性的CPU，比“便宜的制程工藝+較小的產量”的CPU成本更低。

可以預見，到3nm時，掩膜成本預計將會再度攀升，進一步增加芯片成本。


EUV光刻機

光刻機作為芯片制造階段最核心的設備之一，負責“雕刻”電路圖案，其精度決定了制程的精度，其原理是把設計好的芯片圖案印在掩膜上，接著用激光光束穿過印著圖案的掩膜和光學鏡片，將芯片圖案曝光在帶有光刻膠涂層的硅片上，最終將掩膜上的圖案轉移到芯片光刻膠涂層上。

隨著工藝制程的發展，到7nm及更先進的技術節點時，需要波長更短的極紫外（EUV）光刻技術來實現更小的制程。荷蘭ASML是全球唯一有能力制造EUV光刻機的廠商。

臺積電在7nm+時引入了EUV設備，但層數相對有限；6nm增加了EUV層并優化了PDK（工藝設計工具包）；5nm具有完全EUV能力。隨著芯片面向3nm及更先進的工藝，芯片制造商將需要一種高數值孔徑EUV（high-NA EUV）的EUV光刻新技術。據ASML財報顯示，他們正在研發采用high-NA技術的下一代EUV光刻機，有更高的數值孔徑、分辨率和覆蓋能力，較當前的EUV光刻機將提高70%。

但EUV光刻機的價格一直以來十分昂貴，2018年，中芯國際和ASML簽訂了訂購協議，以1.2億美元的價格訂購了一臺EUV光刻機。這一價格與PHOTRONICS披露的EUV光刻機價格基本吻合。

從ASML最新公布的2021年第二季度財報來看，截止2021年7月4日，ASML今年出貨EUV光刻機16臺，銷售額達到24.561億歐元，平均每臺EUV光刻機價格高達1.535億歐元。

再結合ASML歷年（2018/2019/2020三年）財報數據，能夠看到ASML的EUV光刻機單從1.045億歐元到1.44億歐元，價格逐年攀升。

一臺EUV光刻機售價超過1億美元，而且還相當不好買。ASML每推出一代EUV光刻機，新設備的生產能力在穩步提升，但價格自然更高。據披露，ASML第二代EUV光刻機將會是NXE:5000系列，進一步提高光刻精度，原計劃2023年問世，現推遲到2025-2026年，而價格預計將突破3億美元。

當然，除了價格最貴的EUV光刻機之外，沉積、刻蝕、清洗、封裝等環節所采用的設備和材料也價格不菲，且成本都在隨著工藝制程向前發展不斷提高。


研發&人力成本

先進制程不僅需要巨額的建設成本，高昂的研發和人力費用也提高了設計企業的門檻。

芯片設計包含電路設計、版圖設計和光罩制作等，需要考慮多方面因素和知識結構。以大家較為熟悉的5G SoC為例，行業廠商能夠集成自研的獨立AI處理單元APU，多模通訊基帶、相機ISP、各種控制開關、微核等多個自研模塊。這部分成本很難具體估算，屬于長期的研發成果，但投入力度從人力成本中可見一斑。

人力成本是研發成本的重要部分，項目開發效率和質量與工程師數量和水平相關，國內資深芯片設計工程師年薪一般在50-100萬元之間。據了解，賽靈思在研發代號Everest的7nm工藝的FPGA芯片時提到，費時4年，動用了1500名工程師才開發成功，項目耗資超過10億美元。FPGA芯片已經如此，更復雜的高端CPU、GPU芯片所需要的投資更是巨額數字，英偉達開發Xavier動用了2000個工程師，開發費用已達20億美金。

芯片的開發成本取決于芯片尺寸、芯片類型等，有業內人士表示，最昂貴的設計（例如某些高端 CPU）比IBS提供的數據要高，但其他設計（例如某些ASIC）則要比IBS數據低得多。綜合來看，隨著芯片設計種類和形態千差萬別，且正在不斷發生變化，難以預測其具體成本。

另一方面，晶體管架構轉向GAA，也在增加芯片成本。

當前隨著深寬比不斷拉高，FinFET逼近物理極限，為了制造出密度更高的芯片，環繞式柵極晶體管（GAAFET）成為新的技術選擇。因此，晶體管結構從FinFET走向GAA，成為摩爾定律續命的關鍵。

三星、臺積電、英特爾均引入GAA技術的研究，其中三星已經先一步將GAA用于3nm芯片設計。然而GAA當下還面臨包括n/p不平衡、底部板的有效性、內部間隔、柵極長度控制和器件覆蓋等在內的各種挑戰。

在科技變革的過程中，新的技術需要更多時間來開發，在各環節需要新的技術和設備，這一切都在加大芯片開發的成本。


EDA成本

EDA涵蓋了集成電路設計、驗證和仿真等所有流程，芯片的用途、規格、特性、制成工藝幾乎全都在這個階段完成。利用EDA工具可設計得到極其復雜的電路圖，從而制造出功能強大的芯片。

根據ESD Alliance數據顯示，2020年EDA全球市場規模114.67億美元，相對于幾千億美元的芯片市場來說占比較小，但EDA對芯片設計的效率和成本都起著至關重要的作用。

EDA是一個市場規模雖然小但技術流程很長的產業，需要種類繁多的軟硬件工具相互配合從而形成工具鏈，以EDA巨頭Synopsys為例，其完整覆蓋芯片全設計流程的工具鏈號稱有500多種。從Synopsys和Cadence的財報來看，2020年營收分別為36.9、26.8億美元，兩家公司每年花費在研發上的投入達到35%以上，Synopsys的研發費用更是達到驚人的十億美金級別，EDA 軟件的研發成本正在加速提升。

根據Synopsys 最新財報來數據，2021年第二季度營收10.243億美元，半導體和系統設計，包括EDA工具、IP產品、系統集成解決方案和相關服務；軟件完整性，包括用于軟件開發的安全和質量解決方案等。EDA營收達到5.876億美元，占比在57%左右。

據網上數據，20人的研發團隊設計一款芯片所需要的EDA工具采購費用在100萬美元／年（包括EDA和LPDDR等IP購買成本）。從EDA的行業屬性及高昂的研發投入能夠預測，待到3nm制程時，EDA工具授權費自然更是不菲。

IP授權成本

半導體IP是指在集成電路設計中那些已驗證、可復用、具有某種確定功能和自主知識產權功能的設計模塊，芯片公司可以通過購買IP實現某個特定功能（例如ARM的Cortex系列CPU、Mali系列GPU IP授權等，其他小的模塊也要購買，如音視頻編解碼器、DSP、NPU...等），這種類似“搭積木”的開發模式可大大縮短芯片的開發周期，在降低芯片設計難度的同時提高性能和可靠性。

芯片設計主要由于芯片核心的底層架構（知識產權和技術壁壘）被掌握在少數廠商手中，專利費可能達到設計成本的50%以上。據了解，ARM在過去通常要求客戶選擇一種特定的芯片設計方案，并預先為其支付授權許可費。這種模式一般都需要廠商一次性花費數百萬美元才能被允許使用（具體金額取決于所授權技術的復雜程度，通常在100萬美元到1000萬美元之間），同時在芯片投產之后再以芯片最終售價的1%-3%向IP廠商支付版稅。

另一方面，根據Synopsys和Cadence業績數據，Synopsys公司IP和系統集成部份營收占比從2017年的28%提升至2020年的33%，達到1202.6萬美元；Cadence公司IP部分占比從2016年的11%提升至2020年的 14%。

可見，IP作為技術含量最高的價值節點，隨著芯片制程越來越先進，芯片價格的提升，IP研發難度和授權費用也將隨之升高。


2024~2025年，四大廠商決戰2納米

目前在2nm芯片上競爭的廠商主要是臺積電、三星、英特爾、Rapidus四家，從量產時間點看，決戰2納米就在2024~2025年。

臺積電方面，近日其組建了2nm任務團沖刺2nm試產及量產，預計可在明年實現風險性試產，并與2025年量產。此前臺積電中科2nm廠延期，臺積電直接將高雄廠切入2nm，組建團隊沖刺量產也是看到了目前2nm在人工智能風口下的商機。

蘋果及英偉達等芯片大廠都對臺積電2nm制程保持關注，此前黃仁勛曾表態，未來新一代服務器芯片將會全面采用臺積電2nm制程。而其他競爭廠商也都于今年在2nm項目上摩拳擦掌。臺積電自然不會輕易讓出在2nm的話語權，目前臺積電2nm節點改用GAA納米片晶體管架構，在N2的良率和性能上都取得了“扎實的進展”，并預計2025年投入生產時，在相同功率下速度將比N3E提高15%，或者在相同速度下功耗最多可降低30%。如果進展順利，蘋果和英偉達將成為臺積電2nm的首批客戶。

三星同樣不甘示弱，在今年的第7屆三星晶圓代工論壇上，三星官宣將于2025年實現應用在移動領域2nm工藝的量產，于2026和2027分別擴展到HPC及汽車電子。

這不是三星首次對外公布2nm計劃，此前三星半導體業務總裁Kyung Kye-hyun也曾公開表示以下觀點，“三星將在2nm工藝中趕超臺積電成為客戶的首選”，“三星將2nm工藝視為超越臺積電重返領先先進制程地位的關鍵”。

三星有如此底氣的原因在于其在GAA技術有著扎實的積累。此前三星先進制程已經受制于良率較低，今年年中以后，業界傳來消息，三星4nm良率水平追平臺積電，3nm良率提至60%以上。并且以后還將更高。由此看三星實力不可小覷。根據三星的評估，2nm工藝比目前的3nm工藝，面積將減少5%、性能提高12%、功效提高25%。

英特爾方面，其中國區總裁兼董事長王銳在今年三月的一次活動中表示，公司已完成Intel 18A（1.8nm）和Intel 20A（2nm） 制造工藝的開發。其中，Intel 20A計劃于2024年上半年投入使用，進展良好的Intel 18A制造技術也將提前到2024年下半年進入大批量制造（HVM）。

在先進制程領域聲勢浩大的Rapidus公司則在今年9月再發出好消息，9月1日，Rapidus在北海道千歲市工業園區——千歲美美世界舉行了2nm芯片研發/生產據點千歲工廠「IIM-1（第1棟廠房）」的動工儀式。

Rapidus指出，IIM-1將成為日本國內首座2nm以下最先進邏輯芯片的生產據點，其9月開始進行興建工程，試產產線計劃在2025年4月啟用、2027年開始進行量產。Rapidus表示，已派遣該公司研究人員至全球最先進的半導體研究中心之一、位于紐約州阿爾巴尼（Albany）的“Albany NanoTech Complex”，藉由和IBM合作、推動2nm邏輯芯片生產相關技術的研發，且也計劃在比利時半導體研發機構imec學習生產最先進芯片所不可或缺的EUV微影設備技術。客戶方面，Rapidus社長小池淳義表示‘正和對2nm有興趣的客戶進行協商’。